20150331

1. 영어 기사 읽기
1) Donate Your Health Data To Medical Science, Scientific American
2) Would pilotless planes make sense?, CNN


2. Computer Architecture 청강
– Cache sharing을 하면 자원의 효율성을 높일 수 있다. 하지만 간섭이 있을 수 있다. Interference를 막기 위해서 할 수 있는 방법. 실제로 생산되는 프로세서에서는 아무것도 하지 않는다. 연구 측면에서는 HW적인 기법인 cache partitioning, SW적 기법인 page coloring 등을 적용할 수 있다. Page coloring은 virtual memory mapping mechanism을 수정해 interference를 줄인다.
– 왜 가상 메모리를 쓰는가? Flat, isolated address를 사용할 수 있기 때문이다. 메모리의 복잡한 관계를 생각하지 않을 수 있음. 어플리케이션마다 독립된 메모리 공간을 가질 수 있음. 효율적인 메모리 관리가 가능하다.
– 20 bit의 virtual page number를 사용하는 경우, 2^20의 page table entry가 필요함 (1 million entries)
– Cache memory는 HW로 구현하기 때문에, associativity가 제한되고 replacement policy도 단순. Virtual memory는 OS에 의해 관리되므로, associativity가 높을 수 있고 더 복잡하고 정교한 replacement policy를 사용할 수 있음
– Address translation에 300 cycle 정도 소요됨. Address translation에도 cache를 도입. Translation lookaside buffer(TLB)를 둔다. TLB miss가 발생하면 translation한다.
– Intel Nehalem, AMD Barcelona에서는 multi-grained page size 제공한다. TLB miss로 인한 오버헤드 줄이기 위함이지만, 한편으로는 internal fragmentation이 발생할 수 있다.
– Virtually-indexed, virtually-tagged cache를 쓰는 경우에는 context switch마다 cache를 flush해야 한다. Synonym problem이 발생하기 때문이다. 서로 다른 두 application에서 synonym 발생하면 flushing으로 해결 가능하다. 하지만 한 application 안에서 발생하면 해결하기 어렵다.
– Virtually-indexed, physically-tagged cache를 쓰는 경우에 page offset의 일부를 cache의 index로 사용. 이렇게 했을 때 L1 cache size가 제한될 수 있다. Associativity의 최대값에 제한이 있으므로 L1 cache size의 크기에 제한이 생길 수 있다. 만약 L1 cache size를 늘리고 싶으면 index를 늘리면 됨. 하지만 이 경우에 synonym problem이 발생한다.
– 64bit architecture, 52 bit VA 일 때 page table size는 8TB. 그리고 이것이 메모리의 연속된 공간에 들어가야 함. Multi-level page table을 사용하면 필요한 크기를 크게 줄일 수있다. 일부만 할당될 것이기 때문이기 때문에 괜찮음. 이 경우에 메모리 접근이 level의 수만큼 발생할 수 있음.
– 이를 해결하고자 inverted page table을 사용함. Core number + VPN으로 해싱해서 PPN을 찾음. Hash collision이 발생할 수 있다는 문제점 있음. Physical memory size에 비례하도록 inverted page table 구성하면 됨.


3. sync_all_processes() 호출하도록 SPEC CPU 2006 빌드
몇몇 워크로드의 ROI 설정에 실수가 있었다. 이를 수정해 SPEC CPU 2006을 빌드함.

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