20160113

Namsung Kim, NDA: Near-DRAM Acceleration Architecture Leveraging Commodity DRAM Devices and Standard Memory Modules
– 오늘 오후 4시에 김남승 교수님의 발표가 있었음. 2015/07/13에 오신 이후로 두 번째로 오셨음.
– GDDR, HBM은 왜 대역폭이 높은가? 메모리 컨트롤러와 point-to-point 연결을 하기 때문이다.
– 메모리 채널을 하나 늘릴 때마다 130개의 pin이 추가로 필요하다.
– 최근의 워크로드는 locality가 떨어지고, 단순하고 반복적인 연산이 많으며, 적은 수의 명령어를 사용한다. 교수님께서는 이러한 내용을 실험 결과에 대한 insight으로 얻을 수 있다고 하셨으며, reference가 필요하다면 big data workload characterization 논문을 찾아보면 된다고 이야기해주심.
– 유명한 발표 슬라이드 하나를 소개해주심. Efficiency And Parallelism: The Challenges Of Future Computing, http://rice2014oghpc.blogs.rice.edu/files/2014/03/Dally.pdf
– 전력 소모의 대부분이 데이터 전송에 소모됨. 계산보다 데이터 전송에 20~40배의 전력이 필요함.
how is power spent in a cpu.PNG
– Processing-in-memory (PIM)에 대한 연구는 예전에도 있었음. 그러나 망했었음. 예전에 PIM을 사용하고자 한 것은 프로세서의 속도가 느렸기 때문이다. 프로세서의 속도가 느리므로 메모리 가속을 사용해 속도 향상을 이루고자 했던 것. 요즘에 PIM을 연구하는 목적은 전력 절감을 위해서이다.
– 기존의 PIM 연구는 크게 두 가지 흐름으로 나뉨. Accelerator를 DRAM에 stacking하는 것 또는 accelerator를 DRAM 밖에 따로 두는 것. PIM 연구는 많이 있었으나, 기존의 연구들은 DRAM을 radical하게 변경하는 경우가 많았다. Near-DRAM Acceleration Architecture에서는 DRAM에 변경을 거의 가하지 않고 PIM을 하고자 함 (이 부분이 USP).
– 원래 DRAM은 64비트의 데이터를 8개에 칩에 골고루 나누어 저장함. 8bits씩 나누어 저장해 병렬성을 살린다. NDA에서는 각 칩에 가속기를 부착하는데, 이 경우 가속기가 64bits를 동시에 보지 못하므로 문제가 생김. 이러한 문제를 해결하고자 다시 데이터를 shuffling하여 한 칩 안에 64bits가 들어가도록 함. 이로 인해 병렬성이 떨어지는 문제가 있지만, 가속기가 성능을 충분히 살리므로 괜찮음.
– 메모리 채널에 여러 개의 DIMM을 꽂으면 주소 또는 데이터 버스의 로드가 심해짐. 데이터의 경우에는 각 DIMM마다 하나의 라인이 할당되지만, 주소는 모든 DIMM에 공유되어야 함. 이렇게 공유될 때 frequency를 낮추는 방식으로 해결함. 이를 해결하고자 RDIMM은 주소 라인에 buffer를 둠. LRDIMM은 주소와 데이터 라인 모두에 buffer를 둠.
– 버스의 전송 방향을 바꾸면 bubble (추가 대기 시간)이 발생함.
– 예전에는 3D stacking이 main memory access latency를 60% 가까이 줄인다는 주장들이 있었음. 하지만 연구 결과 그렇지 않다는 것을 확인함. DRAM access latency가 30ns인데 1ns 정도 줄어드는 것에 그쳤다([ASP-DAC’13] Reevaluating the latency claims of 3D stacked memories).

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