20160622

아침 식사
Allan Knies와 그의 동료분을 만나 대화를 나누었다.


1. DRAF: A Low-Power DRAM-Based Reconfigurable Acceleration Fabric
FPGA 기반의 가속기. 성능과 에너지 효율성을 높일 수 있다. 유연성과 효율성 모두를 보장할 수 있다. 최근에 많은 데이터센터 어플리케이션에 사용되고 있다. FPGA를 비용 그리고 전력에 제약된 시스템에 적용하자. DRAF는 high-density & low-power FPGA 이를 위해 lookup table에 DRAM 기술을 사용한다. 10~100배의 논리 집적도를 가지며, 전력 소모는 3분의 1이 되도록 한다. DRAM-based FPGA를 만드는 것의 어려움. DRAM 구조. 현재의 DRAM도 일종의 LUT이다. 문제는 크기가 크고, 속도가 느리고, 파괴적인 접근을 한다는 점이다. Destructive access를 해결하기 위해 명시적인 activation / restoration / precharge를 사용한다. DRAF 아키텍쳐. MAT를 더 좁게 만든다. 그리고 특화된 column logic을 만든다. 추가적인 FF와 MUX 를 추가한다. Single-MAT 접근. 현재의 FPGA보다 약간 더 큰 LUT가 됨. 8~16개의 컨텍스트를 한 칩에서 지원한다. 그 뒤로 어떻게 최적화해서 성능을 높일 것인지 메커니즘을 소개함. 각각의 challenge를 어떻게 해결했는지 소개. Mismatch LUT size -> multi-context BLE, destructive access->phase-based timing, slow-speed->3-way delay overlapping. Area 측면에서도 전력 측면에서도 이득을 보인다. DRAM 기술을 FPGA에 적용해서 area, power 성능 향상을 이뤘다는 것. 구체적으로는 잘 이해되지 않음.

2. Mellow Writes: Extending Lifetime in Resistive Memories through Selective Slow Write Backs
Resistive memory에 trade-off가 있다. 수명과 write performance의 trade-off가 있음. Write performance 저하 없이 수명을 늘리고 싶다. 제안하는 것은 mellow writes, wear quota. Motivation은 bank level imbalance. 해당 bank에 대기하고 있는 요청이 많으면 천천히 쓰고, 대기하고 있는 요청이 적으면 평소대로 쓴다. Norm writes는 latency, endurance 모두 설계대로 됨. Slow writes는 latency는 세 배이지만, endurance는 9배가 됨. 성능 손실이 별로 없이 수명이 향상됨을 확인. Eager mellow writes. 메모리 컨트롤러에 eager mellow queue를 추가함. 해당 큐에 들어오는 요청들은 낮은 우선순위로 천천히 기록하도록 한다. 성능 손실 없이 lifetime을 158% 향상함. 그 다음으로 wear quota를 제안함. ?? 잘 모르겠음. 에너지는 느린 쓰기가 66% 더 많은 에너지를 소모함. 평균적으로는 50% 더 많은 에너지 소모.

3. MITTS: Memory Inter-arrival Time Traffic Shaping
Off-chip memory bandwidth는 부족한 자원이다. 코어의 수가 늘어남에 따라 bandwidth는 부족해지고 있음. 여러 개의 워크로드가 메모리 대역폭을 잘 공유하고 이지 않다. 하드웨어 메커니즘을 사용해 워크로드의 특성에 맞추어 대역폭을 조정하고자 함. IaaS 시스템에서 메모리 대역폭의 사용량을 비용 지불에 맞추어 해주겠다는 것. Memory inter-arrival time shaping을 통해 간섭을 줄이고, deterministic한 성능을 보장한다. Piton 프로세서에 MITTS를 구현함. Piton processor는 2016년 HotChips에 발표됨.

4. All-Inclusive ECC: Thorough End-to-End Protection for Reliable Computer Memory
DRAM은 더 많은 데이터를 적은 에너지로 제공하고자 발전하고 있음. 데이터 크기에 따라 전송률도 높아져야 함. 현재 DDR4의 보호기법이 충분히 강력한가? DDR4의 보호기법이 강력하지 못하다. All-Inclusive ECC를 제안함. Extended data ECC를 사용함 기존에는 데이터에만 ECC를 사용했는데, 주소와 데이터에 함께 ECC를 적용함. 그 외에 다양한 기법을 소개했지만 잘 모르겠음… Command / address (CA) transfer error에 대한 이해가 부족했던 것이 원인인 듯. 기존의 기법보다 6000배 강력한 보호 기법을 제공한다.

5. Rescuing Uncorrectable Fault Patterns in On-chip Memories through Error Pattern Transformation
SRAM의 reliability가 전력 절감에 한계가 됨. SRAM이 높은 전압에서 동작할 때에는 잘 동작하지만, 전압이 낮아짐에 따라 오류가 많아진다. 기존에는 latency / coverage trade-off가 있는데, 두 가지 모두 만족하는 것을 제안하고자 함. 수정 가능한 영역은 오류 패턴에 기반한다. 한 개의 ECC 단위에 한 비트의 오류만 수정 가능하다. 오류를 수정할 수 있느냐는 오류 패턴에 기반하므로, 수정할 수 있도록 매핑하겠다. 전압을 낮추어 오류 패턴을 확인하고, 에러 패턴을 수정 가능한 패턴으로 변경한다.

6. RelaxFault Memory Repair
DRAM은 150년에 한 번 에러가 발생하지만, 25k nodes system에서는 7시간마다 발생. DRAM failure는 자주 발생하지만, 일부 노드에서만 발생한다. 오류가 발생한 메모리를 교체하는 것은 어렵다. ECC는 비효율적이다. 메모리 수리가 좋은 방법일 수 있다. DDR4부터 post-packaging repair를 지원함. 관련 연구에 FreeFault라는 것이 있음. 제안하는 RelaxFault에서는 수리 제약을 완화한다.

7. Boosting Access Parallelism to PCM-Based Main Memory
미래 메모리 시스템은 NVM을 포함할 것이다. PCM은 긴 쓰기 latency, 높은 쓰기 energy 특성을 갖는다. 이는 몇 가지 성능 이슈를 일으킨다. Increased effective read latency, limited write bandwidth. 우선 PCM 일기 latency가 DRAM과 비슷하다. Write가 DRAM에 비해 2~8배 느리고, 이는 늘어난 effective read latency를 일으킨다. PCM은 심각하게 낮은 쓰기 대역폭을 보인다. Write bandwidth 40~133MB/s, read bandwidth 800MB/s. 이 연구의 목표는 이러한 약점을 보완하는 하드웨어 최적화를 하는 것. PCMap의 motivation. Essential words: words of a cache line which are inevitableto be updated on a write back. 대부분의 경우에 essential words의 수가 적다. PCMap은 essential words를 일부 칩에만 들어가도록 한다. Read-over-Read, Write-over-Write를 제안한다. 따라서 두 개의 하드웨어 지원을 필요로 함. ECC, PCC chip의 쓰기 연산은 lazy하게 실행하고, 그 외의 쓰기 연산은 병렬적으로 수행하겠다는 것 같음?.

8. Agile Paging: Exceeding the Best of Nested and Shadow Paging
가상화는 큰 워크로드에 대해 오버헤드를 일으킨다. 이를 해결하기 위해 nested paging, shadow paging을 사용할 수 있다. Nested paging은 page walk은 느리지만 page table update는 빠르다. Shadow paging은 page table walk은 빠르지만, page table update는 느리다. 가상화는 클라우드 시스템의 기반이며, 요구사항에 따라 서버를 제공. 하지만 메모리 가상화 오버헤드는 70%에 달함. 메모리 가상화 오버헤드가 큰 것은 주소 변환 과정 때문이다. Guest OS는 gVA만 알고, 하드웨어는 hPA만 안다. gVA를 gPA로 변환하는 과정에서 guest page table이 필요, gPA를 hPA로 변환하기 위해 nested page table이 필요하다. 이러한 주소 변환 과정을 관리하기 위해 nested paging(HW), shadow paging(SW)이 있다. 가상화되지 않은 시스템에서 가상 주소를 물리 주소로 변환할 때, page table walk이 발생하며 최대 네 번의 메모리 접근이 발생한다. Nested paging(HW)에서는 gVA가 주어지면 page table 를 접근하기 위해서만으로도 5번의 메모리 접근이 발생한다. 총 24번의 메모리 접근이 발생한다. Shadow paging(SW)에서는 다른 방식으로 주소 변환이이루어진다. Guest OS의 page table을 read-only로 구성하고, shadow page table을 사용해 gVA를 hPA로 변환한다. Page table 업데이트를 일으킬 때 guest page table을 수정하려 하면서 trap이 발생하고, VMM이 이를 인지해 페이지 테이블을 업데이트한다. 대부분의 page table이 static하다(업데이트되지 않는다). 업데이트되지 않는 페이지 테이블은 shadow로, 업데이트되는 페이지 테이블은 nested paging으로 관리한다. Shadow page table의 두 번째 레벨을 nested paging의 page table을 가리키도록 하면 함께 운용할 수 있다? 그렇다면 어떤 부분을 shadow로, 어떤 부분을 nested로 사용하도록 할 것인가? 간단한 state machine을 구성해 구분함. 해당 page table entry에 두 번 업데이트가 발생하면 nested paging을 사용하도록 하고, 일정 주기로 shadow paging을 쓰도록 한다. Linux 3.12.13을 사용, BadgerTrap을 사용. Big-memory workloads, SPEC, graph500, PARSEC을 사용.

9. Energy Efficient Data Encoding in DRAM Data Channels exploiting Data Value Similarity
DRAM에서 데이터 전송에 많은 에너지를 사용한다. 데이터 버스 에너지는 switching + terminiation으로 이루어진다. 이 중에서도 termination energy가 대부분이다. 현대의 DRAM은 asymmetric termination을 사용하고 있다. Hamming weight를 줄이는 것이 termination, switching energy 모두 줄이는 효과를 냄. 데이터 인코딩을 변경하여 에너지 사용량을 줄이는 것을 소개. Bitwise Difference Encoding. 데이터 버스에서 비슷한 데이터가 연속해서 전송된다는 것에 착안(data value similarity). SPEC CPU 2006 워크로드에서 72%의 경우에 유사 뎅터 발생을 확인할 수 있었다. Area overhead는 0.044% of commodity DDR4. Latency는 2.3ns(transmitter), 0.7ns(reeceiver). gem5를 사용해 실험. SPEC CPU 2006을 대상으로 실험.

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