20160707

1. Moore’s law – it’s death and extension into another paradigm
세미나 내용
In the history of semiconductor, Moore’s law has been a guidance for the technology node transition for the industry. As the up-coming technology node’s dimension becomes sub-10nm, it has been reported that Moore’s law is approaching to its end. In this presentation, Ryoung-han Kim will discuss how Moore’s law is broken on the view of DTCO (Design Technology Co-Optimization), and how the industry is trying to progress the technology node with a slowdown in dimensional scaling. He will discuss how the traditional scaling has been performed with the metrics used, and show how the semiconductor industry is trying to change its paradigm in device, design and scaling in near term and long term.

Short bio.
Ryoung-han Kim is the group manager of OPC/RET, Imaging/Mask, and Test-site/Design Automation teams at IMEC. His scope covers the research and develop activities in design-technology co-optimization, computational lithography, mask solution and test sites support for advanced technology nodes across CMOS, beyond-CMOS and Photonics program in IMEC. Before joining IMEC, he was a Sr. Manager of lithography R&D at GLOBALFOUNDRIES, USA, where he was in charge of lithography of advanced technology nodes including 7nm and beyond with career at AMD and Texas Instruments. He received Ph.D. degree in Electrical engineering from Texas A&M University, College Station, TX with a focus on Integrated Optics, and B.S./M.S. from Yonsei University, Seoul, Korea.

예전에도 micrometer 단위 아래로 내려갈 때 회사를 그만두는 사람이 많았다. nanometer 단위의 공정이 불가능하리라고 여겨졌으나, 가능했음. Post Moore’s Law는 무엇인지 이야기할 것. OPC에 대해서 이야기해주셨으나, 이해하지 못함. 찾아보니 어려운 내용은 아님. 공정 미세화에 따라 회절 및 산란 현상에 의해 마스크 패턴이 왜곡되는데, 이를 방지하기 위한 기법(http://www.kps.or.kr/storage/webzine_uploadfiles/1507_article.pdf).

1) Introduction to IMEC
IMEC은 벨기에에 있음. 돈은 많이 벌지만 non-profit organization. 버는 돈을 모두 재투자한다. 초기 70명으로 시작했으나, 현재 3000명. Core CMOS 연구가 가장 큰 부분을 차지하고 있음. Xilinx, Qualcomm, NVIDIA, Altera 모두 fabless.

2) Moore’s law faces challenges
Moore’s law. 2년마다 트랜지스터의 수가 두 배가 되는 것. 산업계에서는 웨이퍼 내의 칩 수를 늘릴 수 있다는 것으로 해석 (2년마다 면적이 반으로 된다). 193i single patterning, 193i LELE, 193i SADP, 2D EUV single patterning, 1D EUV single patterning. Dimension을 적게 줄이면서도 Moore’s law를 따르고 싶다는 것이 목표. Poly pitch? Metal pitch? 무슨 말인지 모르겠음. 지금까지 Moore’s law를 이끌어 온 기술은 lithography였음. Poly pitch를 70%로 줄이면 트랜지스터 크기를 반으로 줄일 수 있음(0.7*0.7). Rayleigh’s law에 따르면 pitch는 입사각과 파장에 의해 결정됨. 입사각은 렌즈 크기에 의해 결정됨. 파장은 365, 248(KrF), 193(ArF), 13.5(EUV). 원래 13.5nm 이전에 찾은 파장이 있었으나, 렌즈 가격이 비싸져서 문제. EUV는 X-ray 바로 이전에 있는 것. 이러한 문제를 해결하기 위해 상수 값을 개선하고자 하는 기법이 OAI, RET, OPC, double patterning이다. 현재로서 가장 가까운 미래에 있는 것은 EUV. 이렇게 개선하고 있으나, lithography가 앞으로 먼 미래에도 계속해서 scaling을 가능하게 할 것인가? Pitch가 작아지면서 capacitance, resistance 모두 증가하는 모습을 보이고 있다. 장치 속도가 느려지고 있음. 이로 인해 interconnect에 문제가 생김. Short channel 효과가 커지고 있어서 device에도 문제 생김. 문제는 소비자는 공정 수준에 관심이 없다는 것. 성능과 전력에만 관심 있음. 공정 개선으로 성능과 전력이 오히려 떨어진다는 것이 문제이다. EUV 스캐너 한 대가 페라리 600대와 맞먹음. 공정 비용은 33% 증가하는데, die 비용은 24%밖에 안 떨어진다(high performance SoC의 경우). 따라서 패러다임이 바뀌어야 하는 시점이다.

3) What is technology?
한 칩을 보면 standard cell(일반 연산 로직), I/O, analog, SRAM(캐쉬)으로 나뉨. SRAM은 6개 또는 8개의 트랜지스터가 필요함. 따라서 면적 소모가 많이 됨. Scaling할 때 standard cell, SRAM은 50% scaling하려고 함. 하지만 I/O, analog는 scaling이 잘 되지 않음(~10%). Placement와 routing은 소프트웨어가 수행함. Front End Of the Line(FEOL)은 트랜지스터 레벨, Back End of the Line(BEOL)은 구리선으로 연결하는 레벨.

4) In the middle of Paradigm shift – Design Technology Co-Optimization
PPAC(Power, Performance, Area, Cost). 고객은 네 가지를 기준으로 요구사항을 전달한다. 칩마다 PPAC 요구사항이 다르다. CPU(Intel, AMD), GPU(AMD, NVIDIA), SoC(Qualcomm, Samsung), Storage, IoT… CPU는 전력보다는 고성능 위주. SoC는 성능이 떨어지더라도 저전력에 관심. Storage는 연산이 많이 필요하지 않음. Facebook이 직접 칩을 디자인하는 이유이다. 고성능이 필요하지 않기 때문. 전기세가 한 달에 백억. 성능이 떨어지더라도 전력 소모를 낮추면 한 달에 10억 절감. 쿨링에 필요한 비용이 너무 많이 들어서 알래스카로 가려는 것. 28, 22nm까지는 planar하게 트랜지스터를 만듦. 그 이하로 가면서는 3D FinFET으로 만듦. 여기서 더 개선하고자 nano wire를 사용하고자 하는 것. Substrate를 완전히 격리하여 short channel effect를 제거함. VFET, beyond Si, beyond CMOS(spintronics, spinwave, quantum computing, 폰 노이만 구조를 바꾸는 것) 등을 연구하고 있음. 기존에는 lithography에서 Moore’s law를 이끌었음. 1D MI -> Scaling boosters -> CFET scaling -> Functional scaling으로 변화. Functional scaling은 연산 구조 자체를 변경하는 것. EUV가 너무 비싸서 파장이 짧아지지 않으면서, 디자인이 변경되고 있음. 40nm에서는 T자형과 같이 복잡한 디자인이 많이 있었으나, 7nm에서는 단순화되고 있음. Lithography와 design이 함께 이뤄지고 있음. EUV를 25년간 연구하고 있음. 하지만 그 다음 단계에서도 scaling할지 확신이 없기 때문에 넘어가고 있지 못하는 것이다.

5) How the future will look like?
Moore’s Law가 계속할 것인가? 그렇지 않다면 어떻게 될 것인가? 요즘에는 foundry보다는 design이 인기가 많음. Foundry는 계속해서 M&A하고 있음. 대량 생산, 독점이 이루어져야 수익이 나기 때문이다. 현재까지 연구를 보면 2024년까지는 Moore’s Law가 지속될 것으로 보임. 2016년까지는 lithography에 의한 pitch scaling. 2017년부터는 pitch + scaling booster를 사용(Design Technology Co-optimization: DTCO). 2021년부터는 metal pitch scaling, VFET 등으로 갈 것으로 보임.

6) Conclusion
– PPAC가 기술 발전의 기준이 된다.
– DTCO를 사용해 pitch scaling 없이도 scaling하고자 함.
– Design과 Technology가 서로 인지하고 함께 발전해야 한다.
– 먼 미래의 기술을 예측하기가 어렵지만, 예측하고자 한다.
– 새로운 패러다임이 시작될 것이다.


2. Hardware Security (coursera)
– 사용하고 있는 하드웨어 시스템을 신뢰하면 안 된다. 칩 자체에 백도어가 있을 수도 있고, 설계 단계를 신뢰하지 못할 수도 있다. 설계 또는 구현이 안전하게 되지 않았을 수 있다. 부채널 공격 또는 물리적 공격 또한 이뤄질 수 있다.
– 다음과 같은 함수가 있다고 할 때, 이 함수는 backdoor의 위험과 fault injection attack 모두에 위험성을 갖는다 (슬라이드 설명 참고).
design vulnerabilities.PNG
– 우측 상단의 state diagram을 만들고 싶었다고 하자. 하지만 우측 상단의 state diagram을 실제로 구현하면  어떤 회로가 생성되며, 회로는 항상 입력에 대한 출력을 가져야만 한다. 따라서 빈 값을 채워넣다보면 원래 디자인과는 다른 state diagram이 생성된다 (좌측 상단). 이 state diagram은 신뢰할 수 없다는 점이 문제이다. Unspecified / don’t care condition이 backdoor의 가능성을 열어주는 것이다.

trust in circuit system design.PNG

– 이를 해결하려면 어떻게 하면 되는가? 모든 가능성에 대해서 검증하면 된다. Unspecified input / output 매핑이 발생하지 않도록 처음부터 디자인하면 된다.

hardware trojan countermeasure.PNG

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