20160930

컴퓨터구조특강
* Design compiler는 Synopsys의 핵심 합성 도구. VHDL 또는 Verilog 파일을 입력으로 주면 합성하여 netlist를 반환한다. Design compiler는 ASIC 설계를 위한 도구이다. Area, gate의 수, 전력 소모 등을 확인할 수 있다. 이를 사용하면 서로 다른 모듈 디자인을 같은 공정으로 비교할 수 있다.
* Synthesis: HDL을 gate-level netlist로 전환하는 과정.
* Optimization: 사용자의 요구 사항에 맞추는 과정
* Design constraints에는 design rule constraints와 optimization constraints가 있다. Design rule constraints는 동작을 위한 조건. Optimization constraints는 최적화를 위한 조건. 사용할 수 있는 최대 면적 등을 설정할 수 있다.
* Design optimization에는 세 종류가 있다. Architectural optimization, logic-level optimization, gate-level optimization.
* shell 환경에서 간단하게 top module을 설정하고 여러 제약조건을 준 다음에, 컴파일하고 timing, area, reference 등을 확인할 수 있다.

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