20161104

컴퓨터구조특강
* Verilog. structural modeling은 testbench 작성에 부적합, behavioral modeling이 더 적합하다.
* Verilog 데이터 타입에는 두 종류가 있음. net과 reg가 있음. net은 wire로, 값을 갖지 않는다. reg는 데이터 저장하는 메모리 역할을 함.
* Verilog register 인덱스에 음수를 사용할 수 있음. 정수부와 소수부를 구분하기 위한 용도로 사용할 수 있음.
* Verilog module에서 output을 먼저 리스팅하는 것이 일반적이다.
* Verilog에서는 module instance를 생성할 때, 이름을 주지 않고 생성할 수 있다.
* initial block은 testbench에서만 사용하고, always block은 모듈 디자인에 사용한다.
* “assign sum = a+b+cin” 과 같이 쓰면 sum은 wire이어야 함.
* always 구문 안에서 “sum = a+b+cin”과 같이 쓰면, sum은 register이어야 함.
* simulation에서 wait(cf & of)와 같은 구문을 사용해 특정 조건을 만족시킨 상황에서 진행하도록 할 수 있다.
* Verilog와 VHDL 모두 HDL. VHDL이 조금 더 표현력이 좋다고 한다. VHDL이 더 deterministic하지만, simulation 속도가 느리다. VHDL이 조금 더 verbose하다. VHDL의 built-in facility가 더 적다.
* wire는 always block에 들어갈 수 없다고 한다. wire는 입출력을 위해서만 사용됨. always block 안에서 wire에 assign할 수 없다는 것.

Advertisements
Tagged with: ,
Posted in 1) Memo

Leave a Reply

Fill in your details below or click an icon to log in:

WordPress.com Logo

You are commenting using your WordPress.com account. Log Out / Change )

Twitter picture

You are commenting using your Twitter account. Log Out / Change )

Facebook photo

You are commenting using your Facebook account. Log Out / Change )

Google+ photo

You are commenting using your Google+ account. Log Out / Change )

Connecting to %s

누적 방문자 수
  • 98,685 hits
%d bloggers like this: