20190314

오늘의 일기
* 공개된 하드웨어 모듈을 사용하는 드라이버 개발에 성공했다! 🙂
* 하루하루 조금 더 쓸모있는 인간이 되는 것이 유일한 낙인 대학원생의 삶…
* CWD 내의 모든 파일을 vim tab에 여는 방법

# vim *
:tab all

* Y가 SystemVerilog로 짠 내 코드를 보고 프로페셔널하다고 이야기해주었다. 진심인지 아닌지 모르겠지만, 적어도 나쁘진 않았던 것 같다. 코딩할 때에는 기존 개발자들의 코딩 스타일만 따라주면 절반 이상은 할 수 있는 것 같다.
* 그리고 Y가 timing constraint를 주기 위해서는 SDC 파일을 추가하면 된다고 알려주었다. 로직 코드 작성 이후에 timing constraint 이야기가 나오는 것을 보면, 꽤나 중요한 부분인 것 같다. 간단하게는 clock에 대한 timing constraint만 주면 된다고 하고, Quartus를 사용한다면 TimeQuest timing analyzer를 사용하면 된다고 한다. TimeQuest timing analyzer를 통해 timing constraints와 timing enclosure를 확인할 수 있다고 함. 조금 더 찾아봐야겠다.
* MyHDL에서 list of signals를 port로 그대로 넘기면 “List of signals as a port is not supported” 오류가 발생함. List of signals를 넘길 수 없고, bit vector로 만들어야 함. MyHDL manual의 “Converting between lists of signals and bit vectors” 참고.

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