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20161104

컴퓨터구조특강 * Verilog. structural modeling은 testbench 작성에 부적합, behavioral modeling이 더 적합하다. * Verilog 데이터 타입에는 두 종류가 있음. net과 reg가 있음. net은 wire로, 값을 갖지 않는다. reg는 데이터 저장하는 메모리 역할을 함. * Verilog register 인덱스에 음수를 사용할 수

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20161027

1. 가속기를 PCIe로 연결하는 것과 QPI로 연결하는 것의 차이? 어제 창현, 강욱이 형과 이야기하다 QPI로 cache coherent하게 연결하는 것의 장점이 무엇인지 궁금해짐. 오늘 찾아보았더니, CPU-FPGA 사이 또는 FPGA-FPGA 사이의 통신이 빈번해야 하는 경우에는 DMA 오버헤드가 크다. 따라서 cache coherent하게 QPI로

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20161019

1. A Patch Memory System For Image Processing and Computer Vision Image 영역 중에 연산을 수행해야 하는 부분을 patch라고 한다. 그리고 patch가 여러 개일 수 있는데, 이 경우에 tensor가 된다. 이미지 연산에서 1D보다 2D가 더 많은 정보를 포함한다. 하지만 메모리

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Protected: 20161006 – Research

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Protected: 20160909 – Research

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20160909

Rocket chip 소스 코드 구조 분석 rocket chip의 소스 코드 구조를 분석하고, 역할을 파악했다. 생각보다 Chisel은 이해하기 쉬웠고, 쓰기 편하고 유용했다. Verilog로 번역해주는 기능, C++ 에뮬레이터로 번역해주는 기능이 마음에 들었다. 그리고 rocket chip을 ZedBoard에서 바로 사용할 수 있다는 점이 좋았다.

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20160908

1. 1st RISC-V Workshop (링크) (1) Introductions and Welcome (slides) * ISA는 무료로 공유되어야 한다. * Open ISA – SPARC V8 – OpenRISC – Open Processor Foundation – Lattice Micro 32 (LM32) * RISC-V Background – 2010년에 새로운 ISA를 설계하고자

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